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	著者名 (author)	表題 (title)	論文誌/会議名	巻号	ページ範囲 (pages)	出版年月	File
論文誌	M. Hashimoto, X. Bai, N. Banno, M. Tada, T. Sakamoto, J. Yu, R. Doi, H. Onodera, T. Imagawa, H. Ochi, K. Wakabayashi, Y. Mitsuyama, T. Sugibayashi	Via-Switch FPGA with Transistor-Free Programmability Enabling Energy-Efficient Near-Memory Parallel Computation	Japanese Journal of Applied Physics	61(SM0804)		2022年10月	pdf
論文誌	N. Banno, K. Okamoto, N. Iguchi, H. Ochi, H. Onodera, M. Hashimoto, T. Sugibayashi, T. Sakamoto, M. Tada	Low-Power Crossbar Switch with Two-Varistors Selected Complementary Atom Switch (2V-1CAS; Via-Switch) for Nonvolatile FPGA	IEEE Transactions on Electron Devices	66(8)	3331--3336	2019年8月	pdf
論文誌	H. Hihara, A. Iwasaki, M. Hashimoto, H. Ochi, Y. Mitsuyama, H. Onodera, H. Kanbara, K. Wakabayashi, T. Sugibayashi, T. Takenaka, H. Hada, M. Tada, M. Miyamura, T. Sakamoto	Sensor Signal Processing Using High-Level Synthesis with a Layered Architecture	IEEE Embedded Systems Letters	10(4)	119 -- 122	2018年12月	desc
論文誌	H. Ochi, K. Yamaguchi, T. Fujimoto, J. Hotate, T. Kishimoto, T. Higashi, T. Imagawa, R. Doi, M. Tada, T. Sugibayashi, W. Takahashi, K. Wakabayashi, H. Onodera, Y. Mitsuyama, J. Yu, M. Hashimoto	Via-Switch FPGA: Highly-Dense Mixed-Grained Reconfigurable Architecture with Overlay Via-Switch Crossbars	IEEE Transactions on VLSI Systems	26(12)	2723--2736	2018年12月	pdf
論文誌	H. Konoura, D. Alnajjar, Y. Mitsuyama, H. Shimada, K. Kobayashi, H. Kanbara, H. Ochi, T. Imagawa, K. Wakabayashi, M. Hashimoto, T. Onoye, H. Onodera	Reliability-Configurable Mixed-Grained Reconfigurable Array Supporting C-Based Design and Its Irradiation Testing	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E97-A(12)	2518--2529	2014年12月	210.pdf
論文誌	M. Hashimoto, J. Yamaguchi, T. Sato, H. Onodera	Timing Analysis Considering Temporal Supply Voltage Fluctuation	IEICE Trans. on Information and Systems	E91-D(3)	655--660	2008年3月	101.pdf
論文誌	M. Hashimoto, J. Yamaguchi, H. Onodera	Timing Analysis Considering Spatial Power/Ground Level Variation	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E90-A(12)	2661-2668	2007年12月	95.pdf
論文誌	A. Tsuchiya, M. Hashimoto, H. Onodera	Optimal Termination of On-Chip Transmission-Lines for High-Speed Signaling	IEICE Trans. on Electronics	E90-C(6)	1267-1273	2007年6月	88.pdf
論文誌	A. Tsuchiya, M. Hashimoto, H. Onodera	Interconnect RL Extraction Based on Transfer Characteristics of Transmission-Line	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E89-A(12)	3585-3593	2006年12月	2.pdf
論文誌	T. Kanamoto, T. Ikeda, A. Tsuchiya, H. Onodera, M. Hashimoto	Si-Substrate Modeling Toward Substrate-Aware Interconnect Resistance and Inductance Extraction in SoC Design	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E89-A(12)	3560-3568	2006年12月	3.pdf
論文誌	M. Hashimoto, T. Yamamoto, H. Onodera	Statistical Analysis of Clock Skew Variation in H-Tree Structure	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E88-A(12)	pp.3375-3381	2005年12月	6.pdf
論文誌	A. Muramatsu, M. Hashimoto, H. Onodera	Effects of On-Chip Inductance on Power Distribution Grid	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E88-A(12)	3564-3572	2005年12月	7.pdf
論文誌	T. Sato, M. Hashimoto, H. Onodera	Successive Pad Assignment for Minimizing Supply Voltage Drop	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E88-A,(12)	3429-3436	2005年12月	8.pdf
論文誌	A. Tsuchiya, M. Hashimoto, H. Onodera	Performance Limitation of On-Chip Global Interconnects for High-Speed Signaling	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E88-A(4)	885-891	2005年4月	11.pdf
論文誌	T. Miyazaki, M. Hashimoto, H. Onodera	A Performance Prediction of Clock Generation PLLs: a Ring Oscillator Based PLL and an LC Oscillator Based PLL	IEICE Trans. on Electronics	E88-C(3)	437-444	2005年3月	89.pdf
論文誌	M. Hashimoto, H. Onodera	Crosstalk Noise Optimization by Post-Layout Transistor Sizing	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E87-A(12)	3251-3257	2004年12月	12.pdf
論文誌	M. Hashimoto, Y. Yamada, H. Onodera	Equivalent Waveform Propagation for Static Timing Analysis	IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems	23(4)	498-508	2004年4月	20.pdf
論文誌	M. Hashimoto, M. Takahashi, H. Onodera	Crosstalk Noise Estimation for Generic RC Trees	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E86-A(12)	2965-2973	2003年12月	13.pdf
論文誌	A. Tsuchiya, M. Hashimoto, H. Onodera	Representative Frequency for Interconnect R(f)L(f)C Extraction	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E86-A(12)	2942-2951	2003年12月	14.pdf
論文誌	M. Hashimoto, Y. Hayashi, H. Onodera	Experimental Study on Cell-Base High-Performance Datapath Design	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E86-A(12)	3204-3207	2003年12月	15.pdf
論文誌	M. Hashimoto, H. Onodera	Increase in Delay Uncertainty by Performance Optimization	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E85-A(12)	2799-2802	2002年12月	16.pdf
論文誌	土谷亮, 橋本昌宜, 小野寺秀俊	VLSI配線の伝送線路特性を考慮した駆動力決定手法	情報処理学会論文誌	43(5)	1338--1347	2002年5月	63.pdf
論文誌	M. Hashimoto, H. Onodera	Post-Layout Transistor Sizing for Power Reduction in Cell-Base Design	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E84-A(11)	2769-2777	2001年11月	17.pdf
論文誌	M. Hashimoto, H. Onodera	A Performance Optimization Method by Gate Resizing Based on Statistical Static Timing Analysis	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E83-A(12)	2558-2568	2000年12月	18.pdf
論文誌	橋本昌宜, 小野寺秀俊, 田丸啓吉	グリッチの削減を考慮したゲート寸法最適化による消費電力削減手法	情報処理学会論文誌	40(4)	1707-1716	1999年4月
論文誌	M. Hashimoto, H. Onodera, K. Tamaru	A Power and Delay Optimization Method Using Input Reordering in Cell-Based CMOS Circuits	IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences	E82-A(1)	159-166	1999年1月	19.pdf
国際会議	M. Hashimoto, X. Bai, N. Banno, M. Tada, T. Sakamoto, J. Yu, R. Doi, Y. Araki, H. Onodera, T. Imagawa, H. Ochi, K. Wakabayashi, Y. Mitsuyama, T. Sugibayashi	Via-Switch FPGA: 65nm CMOS Implementation and Architecture Extension for AI Applications	Technical Digest of International Solid-State Circuits Conference (ISSCC)		502--503	2020年2月	pdf
国際会議	N. Banno, M. Tada, K. Okamoto, N. Iguchi, T. Sakamoto, H. Hada, H. Ochi, H. Onodera, M. Hashimoto, T. Sugibayashi	50x20 Crossbar Switch Block (CSB) with Two-Varistors (a-Si/SiN/a-Si) Selected Complementary Atom Switch for a Highly-Dense Reconfigurable Logic	Technical Digest of IEEE International Electron Devices Meeting (IEDM)			2016年12月	231.PDF
国際会議	H.-Y. Su, B.-S. Wang, S.-Y. Hsieh, Y.-L. Li, I-H. Wu, C.-C. Wu, W.-C. Shih, H. Onodera, M. Hashimoto	Efficient Standard Cell Layout Synthesis Algorithm Considering Various Driving Strengths	Proceedings of Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI)			2016年10月
国際会議	H. Hihara, A. Iwasaki, N. Tamagawa, M. Kuribayashi, M. Hashimoto, Y. Mitsuyama, H. Ochi, H. Onodera, H. Kanbara, K. Wakabayashi, T. Sugibayashi	Novel Processor Architecture for Onboard Infrared Sensors (Invited)	Proceedings of SPIE Infrared Remote Sensing and Instrumentation XXIV	9973		2016年8月
国際会議	J. Hotate, T. Kishimoto, T. Higashi, H. Ochi, R. Doi, M. Tada, T. Sugibayashi, K. Wakabayashi, H. Onodera, Y. Mitsuyama, M. Hashimoto	A Highly-Dense Mixed Grained Reconfigurable Architecture with Overlay Crossbar Interconnect Using Via-Switch	Proceedings of International Conference on Field Programmable Logic and Applications (FPL)			2016年8月	pdf
国際会議	R. Doi, J. Hotate, T. Kishimoto, T. Higashi, H. Ochi, M. Tada, T. Sugibayashi, K. Wakabayashi, H. Onodera, Y. Mitsuyama, M. Hashimoto	Highly-Dense Mixed Grained Reconfigurable Architecture with Via-Switch	ACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU)			2016年3月
国際会議	N. Banno, M.Tada, K. Okamoto, N. Iguchi, T. Sakamoto, M. Miyamura, Y. Tsuji, H. Hada, H. Ochi, H. Onodera, M. Hashimoto, T. Sugibayashi	A Novel Two-Varistors (a-Si/SiN/a-Si) Selected Complementary Atom Switch (2V-1CAS) for Nonvolatile Crossbar Switch with Multiple Fan-Outs	Technical Digest of IEEE International Electron Devices Meeting (IEDM)		32--35	2015年12月	225.PDF
国際会議	M. Hashimoto, D. Alnajjar, H. Konoura, Y. Mitsuyama, H. Shimada, K. Kobayashi, H. Kanbara, H. Ochi, T. Imagawa, K. Wakabayashi, T. Onoye, H. Onodera	Reliability-Configurable Mixed-Grained Reconfigurable Array Compatible with High-Level Synthesis	Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC)		14--15	2015年1月	213.pdf
国際会議	D. Alnajjar, H. Konoura, Y. Mitsuyama, H. Shimada, K. Kobayashi, H. Kanbara, H. Ochi, T. Imagawa, S. Noda, K. Wakabayashi, M. Hashimoto, T. Onoye, H. Onodera	Reliability-Configurable Mixed-Grained Reconfigurable Array Supporting C-To-Array Mapping and Its Radiation Testing	Proceedings of IEEE Asian Solid-State Circuits Conference (A-SSCC)		313--316	2013年11月	196.pdf
国際会議	T. Kanamoto, T. Ikeda, A. Tsuchiya, H. Onodera, M. Hashimoto	Si-Substrate Modeling Toward Substrate-Aware Interconnect Resistance and Inductance Extraction in SoC Design	Proceedings of IEEE Wrokshop on Signal Propagation on Interconnects (SPI)		227-230	2006年5月	65.pdf
国際会議	A. Tsuchiya, M. Hashimoto, H. Onodera	Interconnect RL Extraction at a Single Representative Frequency	Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC)		515-520	2006年1月	30.pdf
国際会議	T. Kanamoto, T. Ikeda, A. Tsuchiya, H. Onodera, M. Hashimoto	Effective Si-Substrate Modeling for Frequency-Dependent Interconnect Resistance and Inductance Extraction	Proceedings of International Workshop on Compact Modeling (IWCM)		51-56	2006年1月
国際会議	T. Kouno, M. Hashimoto, H. Onodera	Input Capacitance Modeling of Logic Gates for Accurate Static Timing Analysis	Proceedings of IEEE Asian Solid-State Circuits Conference (A-SSCC)		453-456	2005年11月	52.pdf
国際会議	M. Hashimoto, A. Tsuchiya, A. Shinmyo, H. Onodera	Performance Prediction of On-Chip High-Throughput Global Signaling	Proceedings of IEEE 14th Topical Meeting on Electrical Performance of Electronic Packaging (EPEP)		79-82	2005年10月	50.pdf
国際会議	S. Uemura, T. Miyazaki, M. Hashimoto, H. Onodera	Estimation of Maximum Oscillation Frequency for CMOS LCVCOs	Proceedings of IEEJ International Analog VLSI Workshop			2005年10月
国際会議	A. Tsuchiya, M. Hashimoto, H. Onodera	Design Guideline for Resistive Termination of On-Chip High-Speed Interconnects	Proceedings of IEEE Custom Integrated Circuits Conference (CICC)		613-616	2005年9月	27.pdf
国際会議	A. Tsuchiya, M. Hashimoto, H. Onodera	Substrate Loss of On-Chip Transmission-Lines with Power/Ground Wires in Lower Layer	Proceedings of IEEE Workshop on Signal Propagation on Interconnects (SPI)		201-202	2005年5月	49.pdf
国際会議	A. Tsuchiya, M. Hashimoto, H. Onodera	Effects of Orthogonal Power/Ground Wires on On-Chip Interconnect Characteristics	Proceedings of International Meeting for Future of Electron Devices, Kansai		33-34	2005年4月
国際会議	A. Muramatsu, M. Hashimoto, H. Onodera	Effects of On-Chip Inductance on Power Distribution Grid	Proceedings of International Symposium on Physical Design (ISPD)		63-69	2005年4月	46.pdf
国際会議	M. Hashimoto, T. Yamamoto, H. Onodera	Statistical Analysis of Clock Skew Variation in H-Tree Structure	Proceedings of International Symposium on Quality Electronic Design (ISQED)		402-407	2005年3月	51.PDF
国際会議	T. Sato, M. Hashimoto, H. Onodera	Successive Pad Assignment Algorithm to Optimize Number and Location of Power Supply Pad Using Incremental Matrix Inversion	Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC)		723-728	2005年1月	31.pdf
国際会議	M. Hashimoto, J. Yamaguchi, T. Sato, H. Onodera	Timing Analysis Considering Temporal Supply Voltage Fluctuation	Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC)		1098-1101	2005年1月	32.pdf
国際会議	A. Tsuchiya, M. Hashimoto, H. Onodera	Return Path Selection for Loop RL Extraction	Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC)		1078-1081	2005年1月	33.pdf
国際会議	A. Shinmyo, M. Hashimoto, H. Onodera	Design and Measurement of 6.4 Gbps 8:1 Multiplexer in 0.18um CMOS Process	Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC)		D9-D10	2005年1月	35.pdf
国際会議	M. Hashimoto, A. Tsuchiya, A. Shinmyo, H. Onodera	Performance Prediction of On-Chip Global Signaling	IEEE Electrical Design of Advanced Packaging and Systems (EDAPS)		87-100	2004年11月
国際会議	M. Hashimoto, J. Yamaguchi, H. Onodera	Timing Analysis Considering Spatial Power/Ground Level Variation	Proceedings of ACM/IEEE International Conference on Computer-Aided Design (ICCAD)		814-820	2004年11月	41.pdf
国際会議	M. Hashimoto, A. Tsuchiya, H. Onodera	On-Chip Global Signaling by Wave Pipelining	IEEE 13th Topical Meeting on Electrical Performance of Electronic Packaging (EPEP)		311-314	2004年10月	56.pdf
国際会議	A. Muramatsu, M. Hashimoto, H. Onodera	LSI Power Network Analysis with On-Chip Wire Inductance	Proceedings of Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI)		55-60	2004年10月
国際会議	T. Sato, M. Hashimoto, H. Onodera	An IR-drop Minimization by Optimizing Number and Location of Power Supply Pads	Proceedings of Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI)		66-72	2004年10月
国際会議	M. Hashimoto, T. Yamamoto, H. Onodera	Statistical Analysis of Clock Skew Variation	Proceedings of Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI)		214-219	2004年10月
国際会議	T. Miyazaki, M. Hashimoto, H. Onodera	A Performance Prediction of Clock Generation PLLs: a Ring Oscillator Based PLL and an LC Oscillator Based PLL	IEEJ International Analog VLSI Workshop		45-50	2004年10月
国際会議	A. Tsuchiya, M. Hashimoto, H. Onodera	Performance Limitation of On-Chip Global Interconnects for High-Speed Signaling	Proceedings of IEEE Custom Integrated Circuits Conference (CICC)		489-492	2004年9月	66.pdf
国際会議	A. Shinmyo, M. Hashimoto, H. Onodera	Design and Optimization of CMOS Current Mode Logic Dividers	IEEE Asia-Pacific Conference on Advanced System Integrated Circuits		434-435	2004年8月	55.pdf
国際会議	M. Hashimoto, K. Fujimori, H. Onodera	Automatic Generation of Standard Cell Library in VDSM Technologies	Proceedings of International Symposium on Quality Electronic Design (ISQED)		36-41	2004年3月	53.PDF
国際会議	A. Tsuchiya, M. Hashimoto, H. Onodera	Representative Frequency for Interconnect R(f)L(f)C Extraction	Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC)		691-696	2004年1月	37.pdf
国際会議	T. Miyazaki, M. Hashimoto, H. Onodera	A Performance Comparison of PLLs for Clock Generation Using Ring Oscillator VCO and LC Oscillator in a Digital CMOS Process	Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC)		545-546	2004年1月	36.pdf
国際会議	M. Hashimoto, Y. Yamada, H. Onodera	Equivalent Waveform Propagation for Static Timing Analysis	Proceedings of ACM/IEEE International Conference on Computer-Aided Design (ICCAD)		169-175	2003年11月	42.pdf
国際会議	M. Hashimoto, Y. Yamada, H. Onodera	Capturing Crosstalk-Induced Waveform for Accurate Static Timing Analysis	Proceedings of ACM/IEEE International Symposium on Physical Design (ISPD)		18-23	2003年4月	45.pdf
国際会議	Y. Yamada, M. Hashimoto, H. Onodera	Slew Calculation Against Diverse Gate-Input Waveforms for Accurate Static Timing Analysis	Proceedings of Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI)		280-287	2003年4月
国際会議	A. Tsuchiya, M. Hashimoto, H. Onodera	Frequency Determination for Interconnect RLC Extraction	Proceedings of Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI)		288-293	2003年4月
国際会議	M. Hashimoto, K. Fujimori, H. Onodera	Standard Cell Libraries with Various Driving Strength Cells for 0.13, 0.18 and 0.35um Technologies	Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC)		589-590	2003年1月	38.pdf
国際会議	M. Hashimoto, D. Hiramatsu, A. Tsuchiya, H. Onodera	Interconnect Structures for High-Speed Long-Distance Signal Transmission	Proceedings of IEEE International ASIC/SOC Conference		426-430	2002年9月	57.pdf
国際会議	M. Hashimoto, Y. Hayashi, H. Onodera	Experimental Study on Cell-Base High-Performance Datapath Design	Proceedings of IEEE/ACM International Workshop on Logic & Synthesis (IWLS)		283-287	2002年6月
国際会議	M. Hashimoto, M. Takahashi, H. Onodera	Crosstalk Noise Optimization by Post-Layout Transistor Sizing	Proceedings of ACM/IEEE International Symposium on Physical Design (ISPD)		126-130	2002年4月	43.pdf
国際会議	A. Tsuchiya, M. Hashimoto, H. Onodera	Driver Sizing for High-Performance Interconnects Considering Transmission-Line Effects	Proceedings of Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI)		377-381	2001年10月
国際会議	M. Takahashi, M. Hashimoto, H. Onodera	Crosstalk Noise Estimation for Generic RC Trees	Proceedings of International Conference on Computer Design (ICCD)		110-116	2001年9月	58.pdf
国際会議	H. Onodera, M. Hashimoto, T. Hashimoto	ASIC Design Methodology with On-Demand Library Generation	Proceedings of Symposium on VLSI Circuits		57-60	2001年6月	59.pdf
国際会議	M. Hashimoto, H. Onodera	Increase in Delay Uncertainty by Performance Optimization	Proceedings of IEEE International Symposium on Circuits and Systems (ISCAS)	V	379-382	2001年5月	60.pdf
国際会議	M. Hashimoto, H. Onodera	Post-Layout Transistor Sizing for Power Reduction in Cell-Based Design	Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC)		359-365	2001年1月	39.pdf
国際会議	M. Hashimoto, H. Onodera	A Statistical Delay-Uncertainty Analysis of the Circuits Path-Balanced by Gate/Transistor Sizing	Proceedings of ACM/IEEE International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems (TAU)		34-37	2000年12月
国際会議	T. Iwahashi, T. Shibayama, M. Hashimoto, K. Kobayashi, H. Onodera	Vector Quantization Processor for Mobile Video Communication	Proceedings of IEEE International ASIC/SOC Conference		75-79	2000年9月	61.pdf
国際会議	M. Hashimoto, H. Onodera	A Performance Optimization Method by Gate Sizing Using Statistical Static Timing Analysis	Proceedings of ACM International Symposium on Physical Design (ISPD)		111-116	2000年4月	44.pdf
国際会議	M. Hashimoto, H. Onodera	A Performance Optimization Method by Gate Resizing Based on Statistical Static Timing Analysis	Proceedings of the Ninth Workshop on Synthesis and System Integration of Mixed Technologies (SASIMI)		115-121	2000年4月
国際会議	M. Hashimoto, H. Onodera, K. Tamaru	Practical Gate Resizing Technique Considering Glitch Reduction for Low Power Design	Proceedings of the 36th IEEE/ACM Design Automation Conference (DAC)		446-451	1999年6月	47.pdf
国際会議	M. Hashimoto, H. Onodera, K. Tamaru	A Power Optimization Method Considering Glitch Reduction by Gate Sizing	Proceedings of IEEE/ACM International Symposium on Low Power Electronics and Design (ISLPED)		221-226	1998年8月	48.pdf
国際会議	M. Hashimoto, H. Onodera, K. Tamaru	Input Reordering for Power and Delay Optimization	Proceedings of IEEE International ASIC Conference and Exhibit		194-198	1997年9月	62.pdf
国内会議(査読付き)	土谷亮, 橋本昌宜, 小野寺秀俊	配線の伝達特性ﾉ基づく抽出周波数決定手法	情報処理学会DAシンポジウム		169-174	2005年8月
国内会議(査読付き)	土谷亮, 橋本昌宜, 小野寺秀俊	オンチップ高速信号伝送における終端抵抗決定手法	第18回回路とシステム(軽井沢)ワークショップ		425-430	2005年4月
国内会議(査読付き)	村松篤, 橋本昌宜, 小野寺秀俊	オンチップインダクタンスを考慮したLSI電源配線網解析	情報処理学会DAシンポジウム		277-282	2004年7月
国内会議(査読付き)	土谷亮, 橋本昌宜, 小野寺秀俊	配線RL抽出におけるリターンパス選択手法	情報処理学会DAシンポジウム		175-180	2004年7月
国内会議(査読付き)	土谷亮, 橋本昌宜, 小野寺秀俊	オンチップ伝送線路のリターン電流分布が信号波形に与える影響 --- 平衡・不平衡伝送の比較 ---	第17回回路とシステム(軽井沢)ワークショップ		567-572	2004年4月
国内会議(査読付き)	土谷亮, 橋本昌宜, 小野寺秀俊	直交配線を持つオンチップ伝送線路の特性評価	情報処理学会DAシンポジウム		133-138	2003年7月
国内会議(査読付き)	土谷亮, 橋本昌宜, 小野寺秀俊	配線R(f)L(f)C抽出のための代表周波数決定手法	第16回回路とシステム(軽井沢)ワークショップ		61-66	2003年4月
国内会議(査読付き)	林宙輝, 橋本昌宜, 小野寺秀俊	セルベース設計環境を用いた高性能データパス設計法の検討	情報処理学会DAシンポジウム		113-118	2002年7月
国内会議(査読付き)	山口隼司, 橋本昌宜, 小野寺秀俊	IRドロップを考慮した電源線構造の最適化手法	情報処理学会DAシンポジウム		253-258	2002年7月
国内会議(査読付き)	平松大輔, 土谷亮, 橋本昌宜, 小野寺秀俊	長距離高速信号伝送を可能にするVLSI配線構造の検討	情報処理学会DAシンポジウム		155-160	2002年7月
国内会議(査読付き)	高橋正郎, 橋本昌宜, 小野寺秀俊	隣接位置を考慮した解析的クロストークノイズ見積もり手法	情報処理学会DAシンポジウム		19-24	2001年7月
国内会議(査読付き)	橋本昌宜, 小野寺秀俊	セルベース設計における連続的トランジスタ寸法最適化による消費電力削減手法	情報処理学会DAシンポジウム		185-190	2000年7月
国内会議(査読付き)	橋本昌宜, 小野寺秀俊	静的統計遅延解析に基づいたゲート寸法最適化による回路性能最適化手法	第13回回路とシステム(軽井沢)ワークショップ		137-142	2000年4月
国内会議(査読付き)	橋本昌宜, 小野寺秀俊, 田丸啓吉	グリッチの削減を考慮したゲート寸法最適化による消費電力削減手法	情報処理学会DAシンポジウム		269-274	1998年7月
国内会議(査読付き)	橋本昌宜, 小野寺秀俊, 田丸啓吉	入力端子接続最適化による消費電力削減手法	情報処理学会DAシンポジウム		99-104	1997年7月
研究会・全国大会等	J. Hotate, T. Kishimoto, T. Higashi, H. Ochi, R. Doi, M. Tada, T. Sugibayashi, K. Wakabayashi, H. Onodera, Y. Mitsuyama, M. Hashimoto	Highly-Dense Mixed Grained Reconfigurable Architecture with Via-Switch	Work in Progress Session, Design Automation Conference (DAC)			2016年6月
研究会・全国大会等	上村晋一朗, 土谷亮, 橋本昌宜, 小野寺秀俊	ロードマップに準拠したSPICEトランジスタモデルの構築	2006年電子情報通信学会総合大会講演論文集	(A-3-16)		2006年3月	76.pdf
研究会・全国大会等	上村晋一朗, 橋本昌宜, 小野寺秀俊	LC共振器におけるMOSFETの抵抗成分を考慮した等価並列抵抗の見積もり	2005年電子情報通信学会ソサイエティ大会講演論文集	(C-12-39)		2005年9月	79.pdf
研究会・全国大会等	上村晋一朗, 橋本昌宜, 小野寺秀俊	SOIの基板抵抗率がLNAの性能に及ぼす影響の評価	第四回シリコンアナログRF研究会			2005年5月
研究会・全国大会等	土谷亮, 橋本昌宜, 小野寺秀俊	オンチップ高速信号伝送用配線の解析的性能評価	電子情報通信学会 VLSI設計技術研究会	(VLD2004-145)		2005年3月
研究会・全国大会等	土谷亮, 橋本昌宜, 小野寺秀俊	実測と電磁界解析による基板損失の評価	第三回シリコンアナログRF研究会			2005年1月
研究会・全国大会等	上村晋一朗, 橋本昌宜, 小野寺秀俊	LC型VCO最大発振周波数の実験的検討	第三回シリコンアナログRF研究会			2005年1月
研究会・全国大会等	橋本昌宜, 小野寺秀俊	微細LSIにおけるタイミング解析 --電源ノイズ・信号線ノイズ・ばらつきへの対応--	2004年電子情報通信学会ソサイエティ大会講演論文集			2004年9月
研究会・全国大会等	土谷亮, 橋本昌宜, 小野寺秀俊	基板および周辺信号配線が配線特性に及ぼす影響の実測	第二回シリコンアナログRF研究会			2004年8月
研究会・全国大会等	上村晋一朗, 橋本昌宜, 小野寺秀俊	高周波CMOSデバイスモデルを用いたLCVCOの特性見積もりと実測	第二回シリコンアナログRF研究会			2004年8月
研究会・全国大会等	土谷亮, 橋本昌宜, 小野寺秀俊	オンチップ伝送線路におけるリターン電流評価精度が信号波形に与える影響	第一回シリコンアナログRF研究会			2004年4月
研究会・全国大会等	山口隼司, 橋本昌宜, 小野寺秀俊	ゲート毎の電源電圧変動を考慮した静的遅延解析法	電子情報通信学会 VLSI設計技術研究会	(ICD2003-236/VLD2003-143)		2004年3月
研究会・全国大会等	村松篤, 橋本昌宜, 小野寺秀俊	電源電圧変動に対するオンチップ配線インダクタンスの影響	2004年電子情報通信学会総合大会講演論文集	(A-3-22)		2004年3月
研究会・全国大会等	村松篤, 橋本昌宜, 小野寺秀俊	電源配線の等価回路簡略化による電源解析高速化の検討	平成15年度情報処理学会関西支部支部大会 VLSI研究会	(C-01)	169-172	2003年11月
研究会・全国大会等	宮崎崇仁, 橋本昌宜, 小野寺秀俊	デジタルCMOSプロセスを使用したクロック生成向けPLLの将来性能予測ーLC発振型VCOを用いたPLLの有効性ー	電子情報通信学会集積回路研究会	(ICD2003-99)	29-34	2003年9月
研究会・全国大会等	土谷亮, 橋本昌宜, 小野寺秀俊	オンチップ高速信号配線における波形歪みの影響	2003年電子情報通信学会ソサイエティ大会講演論文集	(A-3-6)	56	2003年9月
研究会・全国大会等	宮崎崇仁, 新名亮規, 橋本昌宜, 小野寺秀俊	オンチップオシロ用サンプルホールド回路の広周波数帯域化	2003年電子情報通信学会総合大会講演論文集	(C-12-34)	103	2003年3月
研究会・全国大会等	土谷亮, 橋本昌宜, 小野寺秀俊	信号配線と下層配線との結合に対する直交配線の影響	2003年電子情報通信学会総合大会講演論文集	(A-3-14)	81	2003年3月
研究会・全国大会等	村松篤, 橋本昌宜, 小野寺秀俊	オンチップデカップリング容量の最適寄生抵抗値の決定法	2003年電子情報通信学会総合大会講演論文集	(A-3-13)	80	2003年3月
研究会・全国大会等	山田祐嗣, 橋本昌宜, 小野寺秀俊	静的遅延解析のための等価ゲート入力波形導出法　--VDSMプロセスに起因する波形歪みへの対応--	情報処理学会システムLSI設計技術研究会	(2003-SLDM-108-20)	111-116	2003年1月
研究会・全国大会等	山田祐嗣, 橋本昌宜, 小野寺秀俊	容量性クロストークを考慮した高精度タイミング解析に関する研究	平成14年度情報処理学会関西支部支部大会 VLSI研究会	(C-3)	113-114	2002年11月
研究会・全国大会等	藤森一憲, 橋本昌宜, 小野寺秀俊	駆動力可変セルレイアウト生成システムによるスタンダードセルライブラリ開発	電子情報通信学会VLSI設計技術研究会	(VLD2001-147/ICD2001-222)		2002年3月
研究会・全国大会等	山田祐嗣, 橋本昌宜, 小野寺秀俊	ゲート出力波形導出時の誤差要因とその影響の評価	2002年電子情報通信学会総合大会講演論文集	(A-3-3)	82	2002年3月
研究会・全国大会等	土谷亮, 橋本昌宜, 小野寺秀俊	LSI配線インダクタンスに対する直交配線の影響	2002年電子情報通信学会総合大会講演論文集	(A-3-23)	102	2002年3月
研究会・全国大会等	橋本昌宜, 高橋正郎, 小野寺秀俊	ポストレイアウトトランジスタ寸法最適化によるクロストークノイズ削減手法	情報処理学会システムLSI設計技術研究会(デザインガイア)	(SLDM103-6)	39-44	2001年11月
研究会・全国大会等	高橋正郎, 橋本昌宜, 小野寺秀俊	波形重ね合せによるクロストーク遅延変動量の見積もり手法	2001年電子情報通信学会ソサイエティ大会講演論文集	(A-3-9)	63	2001年9月
研究会・全国大会等	橋本昌宜, 高橋正郎, 小野寺秀俊	ポストレイアウトトランジスタ寸法最適化によるクロストークノイズ削減手法	2001年電子情報通信学会ソサイエティ大会講演論文集	(A-3-8)	62	2001年9月
研究会・全国大会等	土谷亮, 橋本昌宜, 小野寺秀俊	長距離高速配線における RC モデルに基づく回路設計の限界	2001年電子情報通信学会ソサイエティ大会講演論文集	(A-3-6)	60	2001年9月
研究会・全国大会等	橋本昌宜, 高橋正郎, 小野寺秀俊	隣接位置を考慮した解析的クロストークノイズモデル ---実回路への適用---	2001年電子情報通信学会総合大会講演論文集	(A-3-6)	84	2001年3月
研究会・全国大会等	高橋正郎, 橋本昌宜, 小野寺秀俊	隣接位置を考慮した解析的クロストークノイズモデル ---導出と評価 ---	2001年電子情報通信学会総合大会講演論文集	(A-3-5)	83	2001年3月
研究会・全国大会等	橋本昌宜, 小野寺秀俊	パスバランス回路における遅延不確かさの統計的解析	電子情報通信学会VLSI設計技術研究会(デザインガイア)	(VLD2000-72)		2000年11月
研究会・全国大会等	橋本昌宜, 小野寺秀俊	パスバランス回路における遅延不確かさの統計的解析	2000年電子情報通信学会基礎・境界ソサイエティ大会講演論文集	(A-3-9)	76	2000年9月
研究会・全国大会等	橋本昌宜, 橋本鉄太郎, 西川亮太, 福田大輔, 黒田慎介, 菅俊介, 神原弘之, 小野寺秀俊	オンデマンドライブラリを用いたシステムLSI詳細設計手法	電子情報通信学会VLSI設計技術研究会	(VLD99-112/ICD99-269)		2000年3月
研究会・全国大会等	橋本昌宜, 小野寺秀俊	静的統計遅延解析を用いた最悪遅延時間計算手法	2000年電子情報通信学会総合大会講演論文集	(A-3-13)	81	2000年3月
研究会・全国大会等	橋本昌宜, 小野寺秀俊	スタンダードセルライブラリの駆動能力種類の追加による消費電力削減効果の検討	1999年電子情報通信学会基礎・境界ソサイエティ大会講演論文集	(A-3-9)	52	1999年9月
研究会・全国大会等	橋本昌宜, 小野寺秀俊, 田丸啓吉	グリッチの削減を考慮したゲート寸法最適化による消費電力削減手法 ---レイアウト設計への適用---	1998年電子情報通信学会基礎・境界ソサイエティ大会講演論文集	(A-3-5)		1998年9月
研究会・全国大会等	橋本昌宜, 小野寺秀俊, 田丸啓吉	論理シミュレーションを用いた消費電力見積もりの高精度化手法	1998年電子情報通信学会総合大会講演論文集	(A-3-5)	91	1998年3月
研究会・全国大会等	橋本昌宜, 小野寺秀俊, 田丸啓吉	入力端子接続最適化による遅延時間と消費電力の最適化手法	1997年電子情報通信学会基礎・境界ソサイエティ大会講演論文集	(A-3-15)	67	1997年9月
著書	H. Hihara, A. Iwasaki, M. Hashimoto, H. Ochi, Y. Mitsuyama, H. Onodera, H. Kanbara, K. Wakabayashi, T. Sugibayashi, T. Takenaka, H. Hada, M. Tada, M. Miyamura, T. Sakamoto	Atomic Switch FPGA: Application for IoT Sensing Systems in Space	Book Chapter, Atomic Switch, Springer			2020年3月
著書	E. Ibe, S. Yoshimoto, M. Yoshimoto, H. Kawaguchi, K. Kobayashi, J. Furuta, Y. Mitsuyama, M. Hashimoto, T. Onoye, H. Kanbara, H. Ochi, K. Wakabayashi, H. Onodera, M. Sugihara	Radiation-Induced Soft Errors	Book chapter, VLSI Design and Test for Systems Dependability, Springer			2018年8月
著書	H. Hihara, A. Iwasaki, M. Hashimoto, H. Ochi, Y. Mitsuyama, H. Onodera, H. Kanbara, K. Wakabayashi, T. Sugibayashi, T. Takenaka, H. Hada, M. Tada	Applications of Reconfigurable Processors as Embedded Automatons in the IoT Sensor Networks in Space	Book chapter, VLSI Design and Test for Systems Dependability, Springer			2018年8月