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論文誌
[1] 橋本昌宜, 小野寺秀俊, 田丸啓吉, "グリッチの削減を考慮したゲート寸法最適化による消費電力削減手法," 情報処理学会論文誌, volume 40, number 4, pages 1707-1716, 1999年4月.
[2] M. Hashimoto, H. Onodera, and K. Tamaru, "A Power and Delay Optimization Method Using Input Reordering in Cell-Based CMOS Circuits," IEICE Trans. on Fundamentals of Electronics, Communications and Computer Sciences, volume E82-A, number 1, pages 159-166, January 1999. [19.pdf]
国際会議
[1] M. Hashimoto, H. Onodera, and K. Tamaru, "Practical Gate Resizing Technique Considering Glitch Reduction for Low Power Design," In Proceedings of the 36th IEEE/ACM Design Automation Conference (DAC), pages 446-451, June 1999. [47.pdf]
[2] M. Hashimoto, H. Onodera, and K. Tamaru, "A Power Optimization Method Considering Glitch Reduction by Gate Sizing," In Proceedings of IEEE/ACM International Symposium on Low Power Electronics and Design (ISLPED), pages 221-226, August 1998. [48.pdf]
[3] M. Hashimoto, H. Onodera, and K. Tamaru, "Input Reordering for Power and Delay Optimization," In Proceedings of IEEE International ASIC Conference and Exhibit, pages 194-198, September 1997. [62.pdf]
国内会議(査読付き)
[1] 橋本昌宜, 小野寺秀俊, 田丸啓吉, "グリッチの削減を考慮したゲート寸法最適化による消費電力削減手法," 情報処理学会DAシンポジウム, pages 269-274, 1998年7月.
[2] 橋本昌宜, 小野寺秀俊, 田丸啓吉, "入力端子接続最適化による消費電力削減手法," 情報処理学会DAシンポジウム, pages 99-104, 1997年7月.
研究会・全国大会等
[1] 橋本昌宜, 小野寺秀俊, 田丸啓吉, "グリッチの削減を考慮したゲート寸法最適化による消費電力削減手法 ---レイアウト設計への適用---," 1998年電子情報通信学会基礎・境界ソサイエティ大会講演論文集, number A-3-5, 1998年9月.
[2] 橋本昌宜, 小野寺秀俊, 田丸啓吉, "論理シミュレーションを用いた消費電力見積もりの高精度化手法," 1998年電子情報通信学会総合大会講演論文集, number A-3-5, page 91, 1998年3月.
[3] 橋本昌宜, 小野寺秀俊, 田丸啓吉, "入力端子接続最適化による遅延時間と消費電力の最適化手法," 1997年電子情報通信学会基礎・境界ソサイエティ大会講演論文集, number A-3-15, page 67, 1997年9月.