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C. Hsu, M. Hashimoto, and P. Lin, "Latch Clustering for Minimizing Detection-To-Boosting Latency Toward Low-Power Resilient Circuits," Integration, the VLSI Journal, 58, pp. 236--244, June 2017.
ID 445
分類 論文誌
タグ
表題 (title) Latch Clustering for Minimizing Detection-To-Boosting Latency Toward Low-Power Resilient Circuits
表題 (英文)
著者名 (author) C.-C. Hsu,M. Hashimoto,P.-H. Lin
英文著者名 (author)
キー (key)
定期刊行物名 (journal) Integration, the VLSI Journal
定期刊行物名 (英文)
巻数 (volume) 58
号数 (number)
ページ範囲 (pages) 236--244
刊行月 (month) 6
出版年 (year) 2017
Impact Factor (JCR)
URL
付加情報 (note)
注釈 (annote)
内容梗概 (abstract)
論文電子ファイル 233.pdf (application/pdf) [一般閲覧可]
BiBTeXエントリ
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         title = {Latch Clustering for Minimizing Detection-to-Boosting Latency Toward Low-Power Resilient Circuits},
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       journal = {Integration, the VLSI Journal},
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